Standardorganisationen Accellera har godkänt en ny version av HDL-språket Verilog för blandat analoga och digitala konstruktioner. Den nya versionen, Verilog-AMS 2.3, kombinerar Verilog IEEE 1364, alltså den senaste digitala Verilogstandarden, med de analoga funktionerna i Verilog-AMS 2.2. I och med detta kan digitala och analoga konstruktörer använda samma grundläggande språkstandard.

Nästa steg i standardiseringsarbetet blir att integrera de analoga funktionerna från Verilog-AMS också i SystemVerilog (IEEE 1800). Samtidigt kommer Accellera att göra tillägg som gör det möjligt att ha analoga/digitala assertions och analog modellering på beteendenivå.

Filed under: Utländsk Teknik