Halvledarindustrin blev effektmedveten runt 40 nm, men motiverades inte enbart av att osjälviskt utveckla grönare produkter. Arkitekter kunde inte längre dubblera varje processnods klockfrekvens. Detta krävde energi och de hade helt enkelt inte längre budgeten för det. Adam Sherer från Cadence tittar här på hur utvecklingen fortsätter.

Systemchipsarkitekturen var tidigt tvungen att förändras. Fler asynkrona klockor användes för att öka prestanda från självständiga exekveringstrådar, men många av systemchipen hade fortfarande inte blivit effektmedvetna.

Då ledarna inom elektronikindustrin strävar efter 16/14 nm och mindre blir effektarkitekturen uppenbarligen allt mer komplex, men det är bara en del av utmaningen. De ledande teamen vet att de behöver verifieringsteknik för effektmedvetna systemchip, men teamen bakom dem känner nu att de måste använda mindre geometrier och tillverka grönare produkter vilket leder dem till att skaffa samma färdigheter och teknik. Nu behöver vi alla kraften att dra ner.

Kvalitet kommer från verifiering
De första effektmedvetna simulatorerna dök upp år 2005. Faktumet att effektregleringsmodulerna (PCM: Power Control Module) och områdena de råder över definieras av de fysiska egenskaper som abstraherades från standarderna Verilog och VHDL:s digitala simulationer utgjorde en utmaning för de första verktygen.

Ursprungligen utformades de som externa verktyg som analyserade effektintentionsfilerna och körde dem genom simulatorn via programmeringsgränssnitten (PLI: Program Language Interface), men de effektmedvetna simulatorerna evolverade och förbättrade prestanda genom implementering av originalmotorn, tajt PLI-intregrering och effekt med en förprocessering. Vart och ett av tillvägagångssätten kan framgångsrikt tillämpas för att simulera effektmedvetna systemchip, men det finns skillnader i användningsmodellerna och effektintentionen var och en av dem stödjer.

Inte bara verifiering
Även om det utgör en av dess grundvalar går inte simulering bara ut på verifiering. Begrunda följade scenario. Om vi bygger ett relativt enkelt effektmedvetet systemchip med tre domäner, tre effektavstängningar (PSO: Power Shut-Off) och en spänningsskalande domän med tre tillstånd, har vi då bara fyra PCM:er att designa och verifiera? Ja, men här blir skillnaden mellan simulering och verifiering uppenbar. Vi kan simulera PCM:erna i vart och ett av driftstillstånden och bekräfta att vågformerna är korrekta.

Dock kan denna design uppta tjugofyra möjliga effektlägen (2x2x2x3), varav endast några är specificerade som tillåtna. Att byta mellan noderna kan kontrolleras med en komplex tillståndsmaskin, vilken helt eller delvis definieras i mjukvara. Tillståndsmaskinens korrekta drift kan bero på genomföringshål, lagring och isolering. Att simulera PCM:er kan upptäcka kontrollbuggar, men dessa dolda komplexiteter kräver lågeffektsverifiering.

Avancerade verktyg
Som tur är har vi redan avancerade verktyg och metoder för funktionell verifiering som bara väntar på att tillämpas på effektmedvetna systemchip (se fig 1).

Fig 1. Lågeffektsverifiering

Det börjar med effektintention, vilket är en fil eller filgrupp som specificerar strömmen. Det är det perfekta utgångsläget för att generera en effektmedveten funktionell verifieringsplan. Med detta som grund kan vi bygga/generera påståenden och koda Accellera Universal Verification Methodology (UVM)-tester och utföra dessa tester med de motorer som lämpar sig bäst för uppgiften.

Till exempel kan vi tillämpa påståendena för att bekräfta PCM-funktionaliteten utan långdragna simuleringar. Vi kan köra den mjukvarubaserade effekttillståndsmaskinen med hårdvaruacceleration. Och naturligtvis kan vi simulera effektlägen och bågarna mellan dem i simulationer med interaktiv felsökning för att upptäcka och eliminera buggar. En del av de extra funktionerna som definierar verifieringen omfattar förmågan att jämföra det effektmedvetna systemchipets perspektiv på simulering och implementation samt analysera dess dynamiska effekt. I varje motor kan vi samla metrik och mäta den mot verifieringsplanen som genererats från effektintentionen för att öka kvaliteten på effektmedvetna systemchip.

Öka produktiviteten i simulering
Inom den effektmedvetna, metrikdrivna verifieringsmetodiken måste ingenjörerna fortfarande effektivt felsöka misslyckade tester. Effektintentionen kan bestå av tusentals textrader, vilka kan vara utspridda över flera filer. Att för hand jämföra datan med simulationen är omständigt nog, men om ingenjörerna måste köra om de misslyckade testerna bara för att söka efter mer data för förprocesseringen blir det en lång och repetitiv process.

En ny version av Cadence Incisive Enterprise Simulator (IES-XL 13.1) ökar produktiviteten med 30 procent jämfört med tidigare versioner. Förbättringen beror delvis på visualiseringen av mer av effektintentionen under den interaktiva felsökningen. Produktivitetsökningen beror också delvis på förbättringar i elaboreringshastigheten, vilket ger snabbare genomlöpstid under felsökningssessionerna för att tillåta snabbare nära verifiering. Slutligen stödjer IES-XL nya Common Power Format (CPF)-funktioner med utökat stöd för IEEE 1801(Unified Power Format – UPF)-standarden för effektformatsintention. Detta innebär att IES-XL lågeffektsfunktioner, samt dess tillhörande verifieringsfunktioner, nu finns tillgängliga för alla lågeffektsingenjörer.

Figur 2: Interaktiv felsökning för 1801-baserade, effektmedvetna systemchip

Tänk på hur du använder effekten
Oavsett om det här är ditt första effektmedvetna projekt eller inte kommer den effektmedvetna verifieringen att öka ditt systemchips kvalitet.
Allt börjar med en verifieringsplan som omfattar alla effektlägena och bågarna i effekttillståndsmaskinen. Därefter använder du motorerna enligt ditt systemchips komplexitet. På simuleringsnivån ökar du ingenjörernas produktivitet genom att tillämpa interaktiv felsökning. Men viktigast av allt är att lära dig effektmedvetna verifieringstekniker.
Adam Sherer, Cadence

Filed under: FPGA