Segger Microcontroller lanserade idag en debuglösning baserad på företagets J-Link-prob för SiFives Coreplex IP-kärna, baserad på öppna RISC-V-arkitekturen. Det här är ett viktigt steg för att göra RISC-V-arkitekturen ännu mer användbar.

Coreplex IP har nu funnits tillgänglig ett halvår och utvecklingskortet HiFive1 har levererats till tusentals konstruktörer i mer än 40 länder. Med Seggers J-Link-prob blir det nu ännu lite enklare att använda processorarkitekturen.
– För att nu full potential för RISC-V och eget kisel behövs etablerade verktyg som kan validera konstruktioner, säger Jack Kang, ansvarig för produkt- och affärsutveckling hos SiFive. Seggers J-Link-stöd innebär ett mycket stort steg för embeddedutvecklare som vill använda RISC-V.
Alla befintliga J-Link-modeller klarar nu att debugga RV32 RISC-V-kärnor. Det inkluderar stöd från Seggers GDB-server, som är en del av J-Link-mjukvaran som stöder SiFives Eclipse-baserade Freedom Studio.
– RISC-V är en fantastisk processorarkitektur, säger Alex Grüner, CTO för Segger. Vi tror på en stark framtid för processorns olika open-source-implementationer och kommersiella implementationer vi är glada över att kunna hjälpa till att göra arkitekturen ännu mera användbar.

Filed under: Utländsk Teknik