ST Microelectronics (ST) och designverktygsleverantören Synopsys meddelar att de är klara med sin design av ST:s första teknikdemonstrator i form ett testchip i 20 nm-teknik.

Denna ”tape-out” (sista steget i designcykeln innan kretsen kretsen skickas för tillverkning) representerar en mycket viktig milsten i de båda företagens FoU-samarbete kring utvecklingen av en övergripande designlösning för system-on-chip (SoC)-integrerade kretsar med ST: s nästa generations 20-nm processteknik, som utvecklats i samarbete med ISDA (International Development Semiconductor Alliance)-partners i Fishkill, NY.

FoU-grupper från både ST och Synopsys har arbetat tillsammans under det senaste året med att bygga grunden för en 20 nm designmiljön och samarbetat inom flera områden som spänner från ”standard-cell library routability optimization”, kodning av komplex routing, parasitisk extrahering, och design rule checking (DRC)-regler.

Företagens lyckade så kallade ”tape-out” av den första teknikdemonstratorn i 20 nm-teknik i kisel förväntas finnas framme redan nu under andra kvartalet 2011.

Filed under: Utländsk Teknik